新式堆棧封裝結(jié)構(gòu)之熱傳仿真分析
馬金汝,楊清旭 熱傳實驗室/集團研發(fā)中心 日月光半導(dǎo)體股份有限公司
摘要:目前電子產(chǎn)品隨著市場的需求及在先進制程技術(shù)相互配合之下，再加上各項3C產(chǎn)品不斷強調(diào)可攜式的便利性和市場需求的普及化，傳統(tǒng)的單一芯片封裝技術(shù)已逐漸無法滿足日漸新穎化市場需求，具備輕、薄、短、小的產(chǎn)品特性和增加封裝密度及低成本特性之設(shè)計制造已經(jīng)是眾所皆知的產(chǎn)品趨勢。在輕、薄、短、小的前提下將各種不同功能的集成電路(IC)利用各種不同堆棧的封裝方式整合來減少封裝體積和封裝厚度，是目前各種封裝產(chǎn)品開發(fā)市場研究的主流，以目前各式各樣量產(chǎn)封裝產(chǎn)品而言，其中POP (Package on Package)和PIP (Package in Package)的產(chǎn)品就是因應(yīng)時代趨勢所研發(fā)的主流新產(chǎn)品，而此類新產(chǎn)品的開發(fā)研究更是無論在制程、散熱或產(chǎn)品可靠度方面都值得去研究探討與開發(fā)，因此本文將特別針對POP (Package on Package)和PIP (Package in Package)的封裝型式和散熱特性來加以分析，提供并介紹用模擬方式分析討論此類型產(chǎn)品的熱傳特性。
關(guān)鍵詞
熱傳模擬分析(Thermal Simulation Analysis)
堆棧封裝(SPBGA)
POP (Package on Package)
PIP (Package in Package)
熱阻抗(Thermal Resistance)
有限體積法分析(Finite Volume Analysis)
1.緒論
將各種不同功能的IC (Digital、Memory、Analog，等等…)以各種不同堆棧的封裝方式整合以求減少體積之目的是目前的市場需求主流，此封裝形式雖然可以達到輕薄短小并提升封裝體整體(Package)效能，但是芯片功能檢測(known good die)，甚至封裝體功能檢測(known good package)以及制程技術(shù)較高且復(fù)雜等問題需要克服。故本文目的在探討新式堆棧封裝結(jié)構(gòu)的熱傳分析，在合理化的假設(shè)范圍內(nèi)提供新式堆棧封裝結(jié)構(gòu)的熱傳仿真分析結(jié)果并加以討論。以PIP (Package in Package)的產(chǎn)品結(jié)構(gòu)來看[圖1]是將一個單獨且未上錫球的Package藉由一個spacer迭至芯片上，再一起進行封膠的封裝制程，而POP (Package on Package)的產(chǎn)品結(jié)構(gòu)來看[圖2]則是將兩個獨立封裝完成的Package以制程技術(shù)加以堆棧。獨立的兩個封裝體經(jīng)封裝、測試后再以表面黏著方式迭合，可減少制程風(fēng)險，進而提高產(chǎn)品良率。以此兩種封裝體來看整體的封裝厚度差距甚小，但在制程方面，PIP(Package in Package)結(jié)構(gòu)卻較為復(fù)雜并且較無法考慮封裝體功能檢測(known good package)及良率較低等問題，相反的，POP (Package on Package)因為傳統(tǒng)的單一封裝技術(shù)已趨于成熟，只需要將兩個Package加以堆棧的制程技術(shù)，相較PIP (Package in Package)而言，良率則是相對得提高許多。
[圖一] PIP結(jié)構(gòu)
[圖二] POP結(jié)構(gòu)
2.有限體積法分析
2.1封裝結(jié)構(gòu)熱傳模型建立
本研究主要應(yīng)用FLOTHERM有限體積法仿真軟件來建立模型以進行數(shù)值仿真，印刷電路板（PCB）之尺寸大小與設(shè)計條件是依據(jù)JEDEC標(biāo)準(zhǔn)[1]，印刷電路板的層數(shù)為四層板，尺寸為101.5 x 114.5 x 1.6 mm ，仿真時的環(huán)境溫度假設(shè)為攝氏45度，同時為了簡化模型來縮短仿真時間，在此仿真系統(tǒng)中，印刷電路板熱傳導(dǎo)系數(shù)為一等效數(shù)值。一般而言，在評估封裝散熱效果時，則是使用熱阻值θja來表示此封裝體(Package)的散熱能力，θja的定義如下:
θja : junction-to-air 熱阻值(°C/W)
Tj : 芯片溫度(°C)
Ta : 環(huán)境溫度(°C)
Power : 輸入功率(Watt)
在此除了使用θja來表示封裝體(Package)的散熱能力外，因為是多芯片的封裝型態(tài)，則是選擇使用Tj來表示仿真前后芯片發(fā)熱使用時的溫度，仿真封裝體的各部分尺寸如[表一]所列[2] ，熱傳導(dǎo)系數(shù)的使用與設(shè)定則詳細(xì)列入[表二]中。
[表一]模擬使用之各部尺寸表(ASE 3D Package team 提供)
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PKG |
PIP |
POP |
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PKG Size (下) |
15x15 |
15x15 |
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PKG Size (上) |
12x12 |
15x15 |
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Die Size (A) |
9x9 |
9x9 |
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Die Size (B) |
5x3 |
5x3 |
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Die Size (C) |
10x9 |
10x9 |
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Ball Size |
0.3 |
0.3 |
[表二]仿真系統(tǒng)中，所使用材料的熱傳導(dǎo)系數(shù)值
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材料 |
熱傳導(dǎo)系數(shù)(W/mK) |
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錫球 |
50.6 |
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芯片 |
140 |
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銀膠 |
0.3 |
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封膠 |
0.84 |
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銅 |
389 |
[圖三] Flotherm的網(wǎng)格切割模型
[圖四] PIP結(jié)構(gòu)在仿真軟件中所建構(gòu)之模型
[圖五] POP結(jié)構(gòu)在仿真軟件中所建構(gòu)之模型
2.2熱傳模擬條件設(shè)定
利用FLOTHERM有限體積法仿真軟件來建立模型并在自然對流和強制對流情況下進行不同條件之模擬分析，在強制對流情況下，風(fēng)速的設(shè)定則是1 m/s和2 m/s兩種。一開始將各組芯片給予不同的發(fā)熱瓦數(shù)，比較兩種封裝型態(tài)的封裝體的最高溫度和位置為何？再將各芯片發(fā)熱瓦數(shù)提高至原來的兩倍和三倍，視其結(jié)果，最后再將每個芯片獨立發(fā)熱一個瓦數(shù)并計算其熱阻值，再討論各芯片之間在自然對流和強制對流情況下的相互影響。
3.熱傳模擬結(jié)果分析與討論
將封裝體中的三種芯片(Die A、Die B、Die C)分別給予0.6W、0.2W、0.2W來進行模擬分析并就其模擬結(jié)果加以討論，仿真結(jié)果各芯片溫度分布如[表三]所列，以最高的芯片溫度位置來看，PIP (Package in Package)和POP (Package on Package)除了結(jié)構(gòu)上的差異，最高芯片溫度也發(fā)生在不同的芯片上，PIP (Package in Package)最高溫的芯片是發(fā)生在Die B而POP (Package on Package)最高溫的芯片則是在Die C。以PIP (Package in Package)結(jié)構(gòu)而言，因芯片和芯片的位置較密集，所以熱傳導(dǎo)路徑極為接近且芯片和芯片之間的相互影響亦較為顯著，所以能量聚集而溫度最高的芯片為尺寸最小的Die B，反之以POP (Package on Package)結(jié)構(gòu)而言，由于Die C位置與其它兩個芯片中間尚有基板，以一般封裝體散熱約８０%經(jīng)由PCB傳至空氣來看，基板下方之另一封裝體是影響Die C熱傳較為不易的主要因素，導(dǎo)致Die C的溫度較高。除此之外，由于PIP (Package in Package)結(jié)構(gòu)芯片堆棧較為密集且在同一封膠體內(nèi)，內(nèi)部無熱對流的效應(yīng)，由[表三]可發(fā)現(xiàn)在強制對流的情況下，POP (Package on Package)結(jié)構(gòu)散熱改善反而比PIP (Package in Package)結(jié)構(gòu)在強制對流的下要為理想。
[表三]散熱模擬結(jié)果
當(dāng)封裝體內(nèi)所有芯片的發(fā)熱瓦數(shù)的變成原來的兩倍時，如[表三]，無論是PIP (Package in Package)結(jié)構(gòu)還是POP (Package on Package)結(jié)構(gòu)，Die B都是三組芯片中溫度最高的，由此可發(fā)現(xiàn)當(dāng)芯片的發(fā)熱瓦數(shù)變高時，芯片的尺寸面積不變的情況下，Die B的發(fā)熱密度相對的提高，此時芯片的尺寸面積對散熱的影響會較基板等等其它因素對Die C的影響要來得顯著，造成POP (Package on Package)結(jié)構(gòu)中的Die B在此情況下成為三個芯片中溫度較高的芯片，而強制對流對POP (Package on Package)結(jié)構(gòu)散熱改善比PIP (Package in Package)結(jié)構(gòu)要為理想，在此處依然可以發(fā)現(xiàn)。
[表四]兩倍的發(fā)熱瓦數(shù)模擬結(jié)果
當(dāng)封裝體內(nèi)所有芯片的發(fā)熱瓦數(shù)變成原來的三倍時，如[表四]，PIP與POP結(jié)構(gòu)上芯片的溫度分布高低趨勢大致上和兩倍的發(fā)熱情況一致，值得注意的是無論是自然對流還是強制對流，在此時，POP (Package on Package)結(jié)構(gòu)在散熱方面都比PIP (Package in Package)結(jié)構(gòu)要為理想。
[表五] 三倍的發(fā)熱瓦數(shù)模擬結(jié)果
若考慮芯片個別發(fā)熱的情況，由[表六]、[表七]與[表八]則可以很容易的看出每個芯片的溫度分布情形和單一晶粒熱阻，由表中各個芯片溫度所計算對應(yīng)之熱阻來看，PIP (Package in Package)結(jié)構(gòu)的單一晶粒發(fā)熱衍生散熱熱阻值會比POP (Package on Package)結(jié)構(gòu)來得稍微低些，但兩者的差異其實非常些微，且由于在PIP (Package in Package)結(jié)構(gòu)中，芯片與芯片的相對位置比較密集，所以對散熱而言芯片對芯片的影響也會比較顯著，此狀況會影響到其它沒有發(fā)熱的芯片溫度會相對的比較提高。
[表六] PIP結(jié)構(gòu)，三顆芯片獨立發(fā)熱時的溫度分布情形
[表七] POP結(jié)構(gòu)，三顆芯片獨立發(fā)熱時的溫度分布情形
[表八] PIP和POP結(jié)構(gòu)，芯片獨立發(fā)熱時的熱阻
4.結(jié)論
電子產(chǎn)品在日新月異、快速進步的時代下，與追求高速度和外型的輕薄短小的條件下，堆棧的封裝結(jié)構(gòu)絕對是值得去研究發(fā)展的新趨勢，經(jīng)過一些簡單的軟件仿真分析之后[表三至八]，即可發(fā)現(xiàn)基本上在自然對流的狀態(tài)下，雖然PIP (Package in Package)結(jié)構(gòu)比POP (Package on Package)結(jié)構(gòu)散熱較佳，但兩者結(jié)構(gòu)的散熱能力差異并不大，Die C是三個芯片中差異最大的，但即使Die C是最大的差異也不過才４.２%，但如果在強制對流的狀態(tài)下，因為PIP (Package in Package)的結(jié)構(gòu)中芯片堆棧較為密集之故，POP (Package on Package)結(jié)構(gòu)卻反而比PIP (Package in Package)結(jié)構(gòu)散熱較佳，也因為PIP (Package in Package)的結(jié)構(gòu)中芯片堆棧較為密集之影響，在PIP的結(jié)構(gòu)中芯片和芯片之間的相互影響亦更為顯著，若再加上POP (Package on Package)結(jié)構(gòu)在制程的成熟度和良率較理想的考慮下，POP (Package on Package)此類的封裝結(jié)構(gòu)應(yīng)有不錯的發(fā)展?jié)撃埽疚哪康脑谔接懶率蕉褩７庋b結(jié)構(gòu)的熱傳分析并加以討論，就其結(jié)果來提供大家研究和發(fā)展的方向，無論是POP (Package on Package)結(jié)構(gòu)還是PIP (Package in Package)結(jié)構(gòu)都具有其研究發(fā)展的空間，值得深入詳細(xì)分析與尋求突破現(xiàn)階段的制作技術(shù)。
參考文獻
1. EIA/JEDEC STANDARD are available for download at no charge on organization’s web site (jedec.org)
2. ASE 3D Package Team
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