英特爾率先打造了由 47 個芯片組成的顯式解耦式芯片設(shè)計，其面向人工智能和高性能計算應(yīng)用的 Ponte Vecchio 計算 GPU 便是其中之一。該產(chǎn)品至今仍保持著多芯片設(shè)計數(shù)量最多的紀錄，但英特爾晶圓代工計劃推出一款更為極致的產(chǎn)品：一款多芯片封裝，在八個基本芯片上集成至少 16 個計算單元、24 個 HBM5 內(nèi)存堆棧，其尺寸可擴展至市面上最大 AI 芯片的 12 倍（光罩尺寸為 12 倍，超過了臺積電的 9.5 倍）。當(dāng)然，我們不禁要問，如此強大的處理器需要怎樣的功耗和散熱？

英特爾的概念性 2.5D/3D 多芯片封裝展示了 16 個大型計算單元（AI 引擎或 CPU），這些單元采用英特爾 14A 甚至更先進的 14A-E 工藝技術(shù)（1.4nm 級、增強功能、第二代 RibbonFET 2 環(huán)柵晶體管、改進的 PowerVia Direct 背面供電）制造。

這些芯片位于八個（大概是光罩大小的）計算基礎(chǔ)芯片之上，這些芯片采用 18A-PT 工藝（1.8nm 級，通過硅通孔 (TSV) 和背面供電增強性能），可以執(zhí)行一些額外的計算工作，或者為“主”計算芯片提供大量的 SRAM 緩存，正如英特爾在其示例中所展示的那樣。

技術(shù)與計算單元連接，利用超高密度 10 微米以下銅對銅混合鍵合技術(shù)，為頂層芯片提供最大帶寬和功率。英特爾的 Foveros Direct 3D 技術(shù)目前是英特爾晶圓代工封裝創(chuàng)新的巔峰之作，彰顯了其精湛的設(shè)計。

基礎(chǔ)芯片采用 EMIB-T（增強型嵌入式多芯片互連橋，帶有 TSV），頂部采用UCIe-A，用于彼此之間以及與采用 18A-P（1.8nm 級，性能增強型）和定制基礎(chǔ)芯片制造的 I/O 芯片之間的橫向（2.5D）互連，最多可支持 24 個 HBM5 內(nèi)存堆疊。

值得注意的是，英特爾提議使用基于 UCIe-A 的 EMIB-T 接口來連接定制的 HBM5 模塊，而不是使用符合 JEDEC 標(biāo)準(zhǔn)的、采用行業(yè)標(biāo)準(zhǔn)接口的 HBM5 堆棧，這可能是為了獲得更高的性能和容量。鑒于此次演示的性質(zhì)，使用定制的 HBM5 堆棧并非設(shè)計要求；這僅僅是為了展示英特爾也能夠集成此類器件。

整個封裝還可以容納 PCIe 7.0、光引擎、非相干結(jié)構(gòu)、224G SerDes、用于安全等的專用加速器，甚至還可以容納 LPDDR5X 內(nèi)存以增加 DRAM 容量。

請注意，Intel Foundry 在 X 上發(fā)布的視頻展示了兩種概念設(shè)計：一種是“中等規(guī)?！痹O(shè)計，包含四個計算單元和 12 個 HBM 顯存；另一種是“極端規(guī)?！痹O(shè)計，包含 16 個計算單元和 24 個 HBM5 顯存堆棧，本文重點介紹后者。即使是中等規(guī)模的設(shè)計，以今天的標(biāo)準(zhǔn)來看也相當(dāng)先進，但 Intel 現(xiàn)在就可以量產(chǎn)。

至于這種極致封裝概念，可能會在本十年末出現(xiàn)，屆時英特爾不僅會完善其Foveros Direct 3D封裝技術(shù)，還會完善其18A和14A生產(chǎn)節(jié)點。如果英特爾能在本十年末生產(chǎn)出這種極致封裝，將使其與臺積電并駕齊驅(qū)。臺積電也計劃推出類似產(chǎn)品，甚至預(yù)計至少部分客戶會在2027-2028年左右使用其晶圓級集成產(chǎn)品。

在短短幾年內(nèi)將這種極致設(shè)計變?yōu)楝F(xiàn)實對英特爾來說是一個巨大的挑戰(zhàn)，因為它必須確保組件在安裝到主板上時不會變形，即使在極小的公差范圍內(nèi)，也不會因長時間使用后的過熱而發(fā)生形變。除此之外，英特爾（以及整個行業(yè)）還需要學(xué)習(xí)如何為尺寸堪比智能手機（最大可達 10,296 平方毫米）的巨型處理器提供充足的熱量和散熱，而這些處理器的封裝尺寸還會更大，但這又是另一個話題了。