麻省理工學(xué)院的研究人員提出了一種新的解決方案，旨在解決現(xiàn)代計算中最棘手的效率問題之一：邏輯電路和存儲器之間數(shù)據(jù)傳輸所消耗的能量。該團隊最近發(fā)現(xiàn)，通過在傳統(tǒng)CMOS芯片的后端工藝（BEOL）中添加額外的有源器件層，可以將通常用于布線的區(qū)域變成一個可以同時容納邏輯晶體管和存儲器晶體管的堆疊結(jié)構(gòu)。

研究人員在 IEEE IEDM 上發(fā)表了兩篇相關(guān)論文，分別以BEOL 氧化銦晶體管和BEOL 納米級鐵電存儲器件為中心。

題的根源在于架構(gòu)層面的開銷，這種開銷在數(shù)據(jù)中心的功耗預(yù)算和邊緣設(shè)備中都反復(fù)出現(xiàn)。由于邏輯和內(nèi)存通常是不同的結(jié)構(gòu)，因此每個依賴于存儲狀態(tài)的計算步驟都會迫使數(shù)據(jù)跨越互連和封裝邊界。

這種移動會消耗能源和時間，而且隨著工作負載越來越以數(shù)據(jù)為中心，例如深度學(xué)習(xí)和計算機視覺流程，這種消耗會更加顯著。麻省理工學(xué)院的目標是通過將更多功能元件緊密排列在一個緊湊的垂直堆棧中來減少這種往返操作。

3D堆疊技術(shù)并非新技術(shù)，但將單片堆疊直接應(yīng)用于已完成的邏輯電路會受到溫度的限制。標準的硅器件制造工藝通常需要一定的熱預(yù)算，這可能會損壞先前構(gòu)建的晶體管和金屬層。麻省理工學(xué)院團隊的核心策略是避免“預(yù)先”構(gòu)建新的硅器件，而是在芯片后端（傳統(tǒng)上導(dǎo)線和金屬鍵合所在的位置）添加有源層。

這種“翻轉(zhuǎn)”至關(guān)重要，因為它將后端工藝（BEOL）轉(zhuǎn)化為額外的器件空間，而無需底層CMOS工藝承受額外的高溫前端工藝。它還縮短了計算、嵌入式存儲器和互連之間的物理路徑，從而避免了傳統(tǒng)布局中能量的浪費。

麻省理工學(xué)院提出的架構(gòu)是一種垂直集成的器件堆疊結(jié)構(gòu)，它制造在現(xiàn)有電路的后端，并在已完成的CMOS工藝之上增加了有源晶體管層和存儲元件。該堆疊結(jié)構(gòu)中的關(guān)鍵器件是帶有非晶氧化銦溝道層的BEOL晶體管。由于氧化銦的特性，該團隊表示能夠在約150°C的溫度下“生長”出極薄的氧化銦層，該溫度足夠低，不會損壞其下方的電路。

材料控制是該器件制造工藝面臨的主要挑戰(zhàn)。根據(jù)他們的工藝描述，氧化銦薄膜的厚度僅約為2納米，其性能取決于缺陷控制。氧空位有助于溝道導(dǎo)電，但過多的空位會降低開關(guān)性能。該團隊表示，他們優(yōu)化了制造工藝，最大限度地減少了缺陷，使得最終器件能夠“快速且干凈地”切換，從而降低了晶體管開關(guān)所需的額外能量。

除了邏輯型BEOL器件外，研究人員還展示了通過集成鐵電鉿鋯氧化物（HZO）層而實現(xiàn)的集成存儲器BEOL晶體管。這是一種實用的材料選擇，因為基于氧化鉿的鐵電材料在CMOS兼容的存儲器和計算概念中已備受關(guān)注。所報道的器件尺寸約為20納米，開關(guān)速度達到10納秒，達到了該團隊的測量極限，同時其工作電壓低于同類器件。

最終成果是一個可堆疊平臺，而非單個器件演示。其中一篇論文重點研究增強型后端工藝（BEOL）氧化銦場效應(yīng)晶體管及其建模，另一篇則著眼于后端工藝納米級鐵電場效應(yīng)晶體管的鐵電開關(guān)動力學(xué)。麻省理工學(xué)院還提到與滑鐵盧大學(xué)在性能建模方面的合作，這一步驟通常在從獨立器件過渡到電路級集成時至關(guān)重要。

麻省理工學(xué)院的研究并非用氧化物電子器件取代先進節(jié)點硅器件，而是在現(xiàn)有芯片主要用于布線的區(qū)域添加新的功能層。他們利用這種垂直整合降低了以數(shù)據(jù)為中心的計算能耗。最直接的受益者是那些內(nèi)存流量占主導(dǎo)地位的工作負載，包括人工智能推理、深度學(xué)習(xí)以及需要反復(fù)傳輸激活值和權(quán)重的視覺任務(wù)。

此外，從架構(gòu)角度來看，后端工藝（BEOL）中的存儲晶體管能夠?qū)崿F(xiàn)存儲和計算之間更緊密的耦合，從而支持內(nèi)存內(nèi)和近內(nèi)存計算方案。特別是鐵電器件，常被用于高密度非易失性存儲以及支持神經(jīng)形態(tài)操作的模擬或多級行為。麻省理工學(xué)院強調(diào)，將鐵電存儲晶體管縮小到納米級尺寸，為研究團隊提供了一個平臺，用于研究單個鐵電單元的物理特性，這可能會影響未來存儲和計算單元的設(shè)計。

短期來看，這項工作在工具和材料方面具有里程碑式的意義，它提供了一種低溫、可控缺陷的工藝，可以在成品芯片的后端放置有源晶體管和存儲元件，而不會破壞現(xiàn)有元件。麻省理工學(xué)院的下一步計劃是將后端存儲晶體管集成到單個電路中，并在提高器件性能的同時，進一步優(yōu)化對鐵電層特性的控制。

麻省理工學(xué)院的研究人員開發(fā)了一種新的制造方法，該方法通過將多個功能組件堆疊在一個現(xiàn)有電路上，可以生產(chǎn)出更節(jié)能的電子產(chǎn)品。

在傳統(tǒng)電路中，執(zhí)行計算的邏輯器件（如晶體管）和存儲數(shù)據(jù)的存儲器件是作為單獨的組件構(gòu)建的，這迫使數(shù)據(jù)在它們之間來回傳輸，從而浪費能量。

這種新型電子集成平臺使科學(xué)家能夠在半導(dǎo)體芯片上將晶體管和存儲器件集成到一個緊湊的結(jié)構(gòu)中。這不僅大大減少了能源浪費，還提高了計算速度。

這項突破的關(guān)鍵在于開發(fā)出一種具有獨特性能的新型材料，以及一種更精確的制造方法，該方法減少了材料中的缺陷數(shù)量。這使得研究人員能夠制造出具有內(nèi)置存儲器的超小型晶體管，其運行速度比現(xiàn)有最先進的器件更快，而功耗卻低于同類晶體管。

通過提高電子設(shè)備的能源效率，這種新方法可以幫助減少日益增長的計算電力消耗，特別是對于生成式人工智能、深度學(xué)習(xí)和計算機視覺任務(wù)等高要求應(yīng)用而言。

“我們必須盡可能減少未來人工智能和其他以數(shù)據(jù)為中心的計算所消耗的能源，因為這根本不可持續(xù)。我們需要像這種集成平臺一樣的新技術(shù)來繼續(xù)推進這一進程，”麻省理工學(xué)院博士后、兩篇關(guān)于這些新型晶體管論文的第一作者邵彥杰說道。

這項新技術(shù)在兩篇 論文（其中一篇為特邀論文）中進行了描述，這兩篇論文已在IEEE國際電子器件會議上發(fā)表。與邵共同撰寫論文的資深作者包括：麻省理工學(xué)院電子工程與計算機科學(xué)系（EECS）唐納工程學(xué)教授赫蘇斯·德爾·阿拉莫；麻省理工學(xué)院電子工程與計算機科學(xué)系雷和瑪麗亞·斯塔塔教授迪米特里·安東尼阿迪斯；以及來自麻省理工學(xué)院、滑鐵盧大學(xué)和三星電子的其他研究人員。

標準的 CMOS（互補金屬氧化物半導(dǎo)體）芯片通常有一個前端，用于制造晶體管和電容器等有源元件；還有一個后端，包括稱為互連線的導(dǎo)線和其他金屬鍵，用于連接芯片的各個組件。

但數(shù)據(jù)在這些鍵之間傳輸時會損失一些能量，輕微的錯位也會影響性能。堆疊有源元件可以縮短數(shù)據(jù)傳輸距離，從而提高芯片的能效。

通常情況下，很難在 CMOS 芯片上堆疊硅晶體管，因為在前端制造額外器件所需的高溫會破壞下面的現(xiàn)有晶體管。

麻省理工學(xué)院的研究人員反其道而行之，開發(fā)了一種集成技術(shù)，將有源元件堆疊在芯片的后端。

邵解釋說：“如果我們能夠利用這個后端平臺，不僅添加互連，還要添加額外的晶體管有源層，這將大大提高芯片的集成密度，并提高其能源效率?！?/span>

研究人員使用了一種新型材料——非晶態(tài)氧化銦——作為后端晶體管的有源溝道層，從而實現(xiàn)了這一目標。有源溝道層是晶體管發(fā)揮其核心功能的地方。

由于氧化銦具有獨特的性質(zhì)，他們可以在現(xiàn)有電路的后端，在僅約 150 攝氏度的溫度下“生長”一層極薄的氧化銦層，而不會損壞前端的設(shè)備。

他們精心優(yōu)化了制造工藝，最大限度地減少了厚度僅約 2 納米的氧化銦材料層中的缺陷數(shù)量。

晶體管導(dǎo)通需要少量缺陷，即氧空位，但缺陷過多則會導(dǎo)致晶體管無法正常工作。這種優(yōu)化的制造工藝使研究人員能夠生產(chǎn)出極其微小的晶體管，該晶體管工作迅速且無缺陷，從而大大減少了晶體管在關(guān)斷和導(dǎo)通之間切換所需的額外能量。

基于這種方法，他們還制造出了尺寸僅約20納米的集成存儲器后端晶體管。為此，他們添加了一層名為鐵電氧化鉿鋯的材料作為存儲元件。

這些小型存儲晶體管的開關(guān)速度僅為10納秒，達到了研究團隊測量儀器的極限。此外，這種開關(guān)速度所需的電壓也遠低于同類器件，從而降低了功耗。

由于存儲晶體管非常小，研究人員可以利用它們作為平臺來研究鐵電氧化鉿鋯單個單元的基本物理特性。

邵教授表示：“如果我們能更好地理解這種材料的物理特性，就能將其應(yīng)用于許多新的領(lǐng)域。它所需的能量非常少，而且在器件設(shè)計方面給了我們很大的靈活性。它真的有可能為未來開辟許多新的道路?！?/span>

研究人員還與滑鐵盧大學(xué)的一個團隊合作，開發(fā)了后端晶體管的性能模型，這是將這些器件集成到更大的電路和電子系統(tǒng)之前的重要一步。

未來，他們希望在這些演示的基礎(chǔ)上，將后端存儲晶體管集成到單個電路中。他們還希望提高晶體管的性能，并研究如何更精確地控制鐵電氧化鉿鋯的特性。

“現(xiàn)在，我們可以在芯片后端構(gòu)建一個多功能電子平臺，從而在非常小的設(shè)備中實現(xiàn)高能效和多種不同的功能。我們擁有良好的設(shè)備架構(gòu)和材料，但我們需要不斷創(chuàng)新，以探索性能的極限，”邵說道。

這項工作部分由半導(dǎo)體研究公司（SRC）和英特爾公司資助。制造工作在麻省理工學(xué)院微系統(tǒng)技術(shù)實驗室和麻省理工學(xué)院納米技術(shù)中心完成。